L'invention concerne un système de redondance pour une mémoire (10) organisée en une pluralité de sous-espaces mémoire (db i ) comprenant chacun leur circuit de lecture (SA i ), des moyens de redondance colonne (Blred) étant prévus au sein de chaque sous-espace pour suppléer à au moins une colonne défectueuse dudit sous-espace, ledit système comprenant un contrôleur de mémoire (20) prévu pour interagir avec ladite mémoire par l'intermédiaire d'un bus d'écriture (TD) et d'un bus de lecture (Q), ledit système étant caractérisé en ce que le contrôleur de mémoire comprend des moyens de génération d'un signal (TD i ) d'activation des moyens de redondance colonne, ledit signal étant prévu pour être convoyé à destination des circuits de lecture (SA i ) de la mémoire auxquels est connecté le bus d'écriture (TD), de manière à activer, par l'intermédiaire desdits circuits de lecture, les moyens de redondance colonne des sous-espaces mémoire comprenant une adresse de colonne défectueuse.