L'invention concerne un circuit intégré ayant un mode de fonctionnement normal et un mode de fonctionnement particulier, tel qu'un mode de test particulier. Ce mode de test particulier est validé par une série de signaux, tels que des excursions de surtension à une borne, plutôt que par une simple excursion, afin que ce mode de test particulier soit moins enclin à se produire par inadvertance, par exemple du fait du bruit ou la mise sous tension ou hors tension du dispositif. Le circuit pour valider le mode test comprend une série de bascules flip-flop du type D, chacune étant créditée lors de la détection d'une condition de surtension conjointement à un niveau logique particulier appliqué à une autre borne; des séries multiples de bascules flip-flop peuvent être prévues pour des modes de test particulier multiples. Des caractéristiques additionnelles comprennent la fourniture d'un circuit de remise à zéro de puissance qui verrouille l'entrée en mode test durant la mise sous tension du dispositif. La reconnaissance de l'entrée en mode test est fournie par la présentation d'une faible impédance aux bornes de sortie tandis que le dispositif n'est pas validé; la validation de puce du dispositif amène le dispositif à sortir le mode test. Une fois en mode test, la borne de validation de sortie du dispositif peut procurer une fonction de validation de puce.